Dynamická rekonfigurace programovatelné logiky pro Xilinx Zynq
Charakteristika
Architektura odvodu Zynq od firmy Xilinx se skládá ze dvou jader ARM Cortex-A9 s akcelerátorem NEON DSP/FPU a z programovatelné logiky (PL). Toto demo ukazuje, jak může být tato logika rekonfigurována bez použití částečné dynamické rekonfigurace. Tímto způsobem je pak možné za cenu delšího rekonfiguračního času a dočasného přerušení I/O signálů pokryt 90 % případů, kdy se využívá částečná dynamická rekonfigurace. Výhodou je pak jednodušší návrh a uspora nákladů za licenci pro částečnou dynamickou rekonfiguraci.
Demo dynamické rekoknfigurace obsahuje dva předkompilované bitstreamy pro konfiguraci PL a zkompilovaný software provádějící rekonfigurace. Software dále demonstruje možnost nastavovat reset pro PL a konfigurovat rychlost hodinové sítě.
Popis balíku
| Název | Dynamická rekonfigurace programovatelné logiky pro Xilinx Zynq |
| Jméno souboru | plreconf.zip |
| Obsah balíku | ZIP archiv, obsahující software a dokumentaci |
| Velikost | 983033 Bytes |
Kategorie výsledku
| Číslo projektu | Rok | Kategorie v RIVu | Komentář |
| 7H14005 | 2015 | Gfunk | funkcn vzorek |